项目描述 ：
This SDRAM controller is for MT48LC32M16 SDRAM. This module was designed under the assumption that the clock rate is 100MHz.

高级语言： Verilog

项目主页：

项目地址: git://github.com/RichardPar/SDRAM_Controller_Verilog.git

创建时间： 2021-02-07T11:29:12Z
项目社区：https://github.com/RichardPar/SDRAM_Controller_Verilog
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