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FPGA/ASIC
avr
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项目作者:
aman-goel
项目描述 :
Reads a state transition system and performs property checking
高级语言:
Verilog
项目主页:
项目地址:
git://github.com/aman-goel/avr.git
创建时间:
2018-08-01T22:21:08Z
项目社区:
https://github.com/aman-goel/avr
开源协议:
Other
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