项目描述 ：
Hardware Description Language Translator

高级语言： VHDL

项目主页：

项目地址: git://github.com/PacoReinaCampo/vhdl2verilog.git

创建时间： 2020-02-11T03:09:58Z
项目社区：https://github.com/PacoReinaCampo/vhdl2verilog
开源协议：MIT License
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