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FPGA/ASIC
regen
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项目作者:
kele14x
项目描述 :
HDL Register Generator with AXI4-Lite Slave interface.
高级语言:
Python
项目主页:
项目地址:
git://github.com/kele14x/regen.git
创建时间:
2020-01-03T09:48:42Z
项目社区:
https://github.com/kele14x/regen
开源协议:
GNU General Public License v3.0
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