项目描述 ：
This is a project integrating HLS IP and CortexA9 on Zynq. This project implements DDR3 random access with HLS. The Cortex A9 will print the result via UART.

高级语言： VHDL

项目主页：

项目地址: git://github.com/zslwyuan/Zedboard_Intergrating_HLS_IP_AND_DDR.git

创建时间： 2018-08-15T11:32:35Z
项目社区：https://github.com/zslwyuan/Zedboard_Intergrating_HLS_IP_AND_DDR
开源协议：
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