项目描述 ：
A simple Verilog SPI master / slave implementation featuring all 4 modes.

高级语言： Verilog

项目主页：

项目地址: git://github.com/janschiefer/verilog_spi.git

创建时间： 2020-12-07T20:59:50Z
项目社区：https://github.com/janschiefer/verilog_spi
开源协议：GNU Lesser General Public License v2.1
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