FPGA/ASIC meduram 返回
项目作者： dpretet

项目描述 ：
Multi-port BRAM IP for ASIC and FPGA
高级语言： SystemVerilog
项目地址: git://github.com/dpretet/meduram.git
创建时间： 2020-03-12T15:36:36Z
项目社区：https://github.com/dpretet/meduram
开源协议：MIT License
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